Self-oscillation as a time-reference in asynchronous logic - the UART example

Abstract

Synchronous chip designs have been in use for plenty of years and performed well. Fully developed software solutions and custom hardware targets spare the programmer most questions concerning synthesis and Place&Route. The underlying algorithms try to find an optimal solution. Increasing demands on speed and power consumption lead the synchronous chip design to its physical limitations. Signal propagation delay and heat development hinder further clock advancement. Clock distribution is a major problem.<br />Asynchronous chip design solves most of the problems in a natural manner and offers an elegant design alternative with increasing research interest.<br />No clock net is necessary and speed adopts to the circuit's conditions, controlled by a handshake protocol. This thesis covers the asynchronous control-, and data flow by means of the concrete implementation of a special UART in four state logic (FSL). The UART exploits a feedback loop to generate an oscillation (jitter-afflicted). The oscillation is used to derive a timebase. The performance of the UART is examined in terms of keeping a specific baud rate.<br />An essential part of this thesis is dedicated to simulation. A simulation model has been created to support FSL circuit development. By means of this model, control and data flow as well as possible deadlocks can be analysed at a high abstraction level. Moreover, discrete event simulation is covered and its function explained on the basis of an HDL simulator. Simulation at different abstraction levels of the above-mentioned UART completes the simulation part.<br />

Seit vielen Jahren befinden sich synchrone Chip-Designs im Einsatz und haben sich bew¨ahrt. Durch Unterst¨utzung von ausgereiften Softwarepaketen und maßgeschneiderter Zieltechnologie ist es m¨oglich, den betr¨achtlichen Aufwand im Synthese- und Place&Route-Prozess f¨ur den Entwickler transparent zu gestalten. Aufgrund steigender Anforderungen an Geschwindigkeit und Energieverbrauch st¨oßt das synchrone Chip-Design zunehmend an seine Grenzen. Signallaufzeiten und W¨armeentwicklung hindern den weiteren Lauf der Taktratenerh¨ohung. Speziell die Taktverteilung ist ein maßgeblicher Problemfaktor.<br />Asynchrone Chip-Designs bieten eine elegante Alternative und werden zunehmend als Forschungsthema aufgegriffen. Eine synchrone Taktverteilung entf¨allt und die Schaltgeschwindigkeit adaptiert sich an die schaltungstechnischen Gegebenheiten, gesteuert durch ein Handshake-Protokoll.<br />Diese Arbeit behandelt den asynchronen Daten- und Kontrollfluss anhand einer konkreten Implementierung eines speziellen UARTs in "Four State Logic" (FSL). Der UART nutzt eine R¨uckkoppelung zur Erzeugung einer (mit Jitter behafteten) Oszillation. Diese dient als Zeitbasis. Der UART wird in Hinblick auf die Einhaltung einer genauen ¨Ubertragungsgeschwindigkeit gepr ¨uft.<br />Ein wesentlicher Bestandteil dieser Arbeit widmet sich der Simulation.<br />Speziell zur Entwicklung von FSL-Schaltkreisen wurde ein Simulationsmodell erstellt, mit dessen Hilfe auf hoher Abstraktionsebene der Daten- und Kontrollfluss analysiert, sowie etwaige Deadlocks erkannt werden k¨onnen.<br />Weiters wird diskrete Event-Simulation behandelt und die Funktion anhand eines HDL-Simulators erl¨autert. Die Simulation des oben genannten UARTS auf verschiedenen Abstraktionsebenen rundet den Teil der Simulation ab.