Optimization of FSL gates

Abstract

The synchronous design style suffers from problems that require new strategies. The demand for asynchronous solutions, which address these problems not only already exists but will be growing in the future. In contrast to clock driven systems, most asynchronous circuits solve the fundamental problems of digital design mainly in the information domain. Two representants are the Null Convention Logic and the Four State Logic.<br />The latter has been used at our institute to develop an asynchronous processor, ASPEAR, for the FPGA platform. FSL, however, is less amenable to optimization than other approaches which resulted in a less efficient implementation with regard to size. This work analyses the FSL coding scheme and the reference implementations in great detail. Based on these results various optimization approaches will be presented and discussed. In this context not only the the FPGA platform is investigated but also transistor-based design styles are covered in order to provide a qualitative overview of all common aspects of digital circuit development. It will also be shown that the degree of optimization mainly depends on the underlying implementation platform. Moreover, this thesis also presents a method to estimate the scaling of FSL circuits. In this context it is also explained how the structure of the basic building blocks influences the overall size of a circuit. These findings are then used to derive the optimal tradeoff.

Das synchrone Designparadigma sieht sich zunehmend mit Problemen konfrontiert, die nach neuartigen Lösungsstrategien verlangen. Mögliche Ansätze basieren dabei auf asynchronen Schaltungen, die Prognosen zufolge in Zukunft einen beträchtlichen Zuwachs erleben werden. Im Gegensatz zu taktgesteuerten Systemen, löst die Mehrheit der asynchronen Schaltungen die fundamentalen Probleme des Digitalen Designs auf der Informationsebene. Zwei Repräsentanten, die im Zuge der Arbeit genauer erläutert werden, sind die Null Convention Logic (NCL) und the Four State Logic (FSL). Letztere wurde an unserem Institut dazu verwendet einen völlig asynchron operierenden Prozessor, den ASPEAR, für die FPGA Plattform zu entwickeln. Der bedeutendste Nachteil der asynchronen Schaltung liegt in ihrem enormen Platzbedarf, da sich FSL wesentlich schlechter optimieren lässt als andere Ansätze. Diese Arbeit analysiert zunächst die FSL Kodierung sowie die vorhandenen Referenzimplementierungen. Die dabei gesammelten Ergebnisse werden im Folgenden dazu verwendet entsprechende Optimierungsstrategien abzuleiten. Um diesbezüglich ein möglichst breites Spektrum des Digitalen Designs abzudecken, werden abgesehen von der FPGA Plattform auch Transistor basierende Designmethoden für Lösungsstrategien herangezogen. Weiters wird gezeigt, dass der Optimierungsgrad im Wesentlichen von der jeweilig eingesetzten Technologie abhängt. Darüber hinaus stellt diese Arbeit ein Verfahren zur Abschätzung der Skalierung von FSL Schaltungen vor. In diesem Zusammenhang wird auch beschrieben welchen Einfluss die Struktur, der im Designflow verwendeten generischen Gatter, auf die Gesamtgröße der Schaltung hat. Dies führt schlussendlich zur Ermittlung einer optimalen Gatterstruktur unter Berücksichtung entsprechender technologischer Einflüsse.<br />