FPGA power estimation

Abstract

While in the past decade there has been significant progress in open-source circuit synthesis and verification tools and flows, one piece is still missing in the open-source design automation ecosystem: a tool to estimate the power consumption of a design on specific target technologies. We present a method to characterize target technologies using generic benchmark designs with hardware measurements, whose results are used to fit power models on these target technologies. A setup to gather the power measurement data of the Lattice iCEBreaker FPGA board is provided. For stimulation of designs we resorted to both LFSRs and directly mapping the 12MHz clock input as the stimulus. We also implement these testbenches on the simulation side to extract valuable information on internal transitions. Benchmark designs to characterize the FPGA are created with low complexity in mind to allow for simple reasoning about their internal behavior and to reduce the need for complex testbenches. The benchmarks include LFSR, ring oscillator, divider and arbiter circuits. Modelling of the FPGA is done as a linear system based on a CMOS model for the internal components. The model fitting is done by solving the linear system fed by benchmarks with classic optimization algorithms. For the assertion of estimation quality we compare the output of our estimator to the vendor tool in three practical use cases, such as a CPU, a stream cipher and a hash algorithm. Hardware measurements of the vendor synthesis have also been taken to provide a ground truth. Applied to the use case benchmarks our estimation works really well. Especially compared to the vendor provided tooling we reach similar accuracy.

In den letzten Jahrzehnten gab es signifikanten Fortschritt im Bereich der Open-Source Hardware-Synthese und Verifikation. Ein Teil der jedoch immer noch im Open-Source Design-Automation-Ökosystem fehlt ist ein Tool zum Abschätzen der Leistung welche ein Design auf spezifischer Zieltechnologie benötigt. Wir stellen eine Methode zur Charakterisierung von Zieltechnologien unter Verwendung generischer Benchmark-Designs mit Hardware-Messungen vor, deren Ergebnisse zur Anpassung von Leistungsmodellen für diese Zieltechnologien verwendet werden kann. Es wird ein Setup zur Erfassung der Leistungsmessdaten des Lattice iCEBreaker FPGA-Boards bereitgestellt. Zur Stimulierung der Designs haben wir sowohl auf LFSRs als auch auf die direkte Abbildung des 12MHz-Takteingangs als Quelle zurückgegriffen. Wir implementieren diese Testroutinen auch in Simulation, um wertvolle Informationen über interne Transitionen zu gewinnen. Die Benchmark-Designs zur Charakterisierung des FPGAs wurden mit Fokus auf geringe Komplexität erstellt, um einfache Rückschlüsse auf das interne Verhalten zu ermöglichen und den Bedarf an komplexen Testroutinen zu reduzieren. Zu den verwendeten Benchmarks gehören LFSR-, Ringoszillator-, Frequenzteiler- und Arbiter-Schaltungen. Die Modellierung des FPGAs erfolgt als lineares System basierend auf einem CMOS-Modell für die internen Komponenten. Das Modellfitting erfolgt durch Lösen des linearen Systems, das mittels der Benchmarks gefüttert wird, durch klassische Optimierungsalgorithmen. Um die Qualität der Schätzung zu überprüfen, vergleichen wir die Ergebnisse unseres Schätzers mit dem Tool des Herstellers in drei praxisnahen Anwendungsfällen, wie z.B. einer CPU, eines Stream-Cipher und einem Hash-Algorithmus. Es wurden auch Hardware-Messungen der Herstellersynthese durchgeführt, um ihren Grundverbrauch zu erhalten. Angewendet auf die praxisnahen Benchmarks funktioniert unsere Schätzung sehr gut. Insbesondere im Vergleich zu den vom Hersteller bereitgestellten Programmen erreichen wir eine ähnliche Genauigkeit.