No RISC for Trojans: A Runtime Hardware Trojan Detection for RISC-V Architectures

Abstract

Hardware-Trojaner stellen eine kritische Schwachstelle in der modernen Hardware-Security dar, insbesondere im Hinblick auf die Integration von Third-Party-IP-Cores und Open-Source-Komponenten. Da die Pre-Silicon-Verifikation und Post-Silicon-Tests nicht den gesamten Eingaberaum von Prozessoren abdecken können, besteht die Möglichkeit, dass Hardware-Trojaner unerkannt bleiben. Eine vielversprechende Gegenmaßnahme für diese ungelöste Problematik ist die hardwarebasierte Überwachung während der Laufzeit. Mit diesem Hintergrund präsentiert diese Diplomarbeit eine leichtgewichtige, modulare Hardware-Trojaner-Detektionseinheit, die speziell auf RISC-V-Architekturen zugeschnitten ist. Das vorgeschlagene Modul arbeitet parallel zum Prozessor, ohne dass Modifikationen an der Prozessor-Implementierung erforderlich sind. Es verifiziert durchgehend grundlegende Architektureigenschaften, darunter die Integrität der Instruktionsausführung, Zustandsübergänge der Finite-State-Machines, Instruktionsformate, den regulären Programmablauf (Program Counter), Speicherzugriffe sowie die Steuersignale der Arithmetisch-Logischen Einheit. Die Evaluation zeigt, dass das Design lediglich einen minimalen Hardware-Overhead verursacht: Es benötigt nur 257 zusätzliche Look-up-Tabellen (+4,22%) und 169 Flip-Flops (+2,59%), bei einer geringfügigen Erhöhung der Leistungsaufnahme um 4 mW (+1,37 %) und ohne Verluste bei der maximalen Taktfrequenz. Ein Vergleich mit dem aktuellen Stand der Forschung verdeutlicht, dass dieser Ansatz den Kompromiss zwischen abgedeckten Angriffsvektoren und dem resultierenden Ressourcenaufwandoptimiert. Darüber hinaus adressiert diese Arbeit, im Gegensatz zu vielen bestehenden Publikationen, den Aspekt der Handhabung von Detektionsereignissen. Die erfolgreiche Identifizierung von zwei implementierten Hardware-Trojanern, sowohl in der Simulation als auch im FPGA-Test (Field Programmable Gate Array), bestätigt die Effektivität und Praxistauglichkeit der vorgeschlagenen Detektionsarchitektur.

Hardware Trojans represent a critical vulnerability in modern hardware security, particularly concerning the integration of third-party Intellectual Property and open-source components. Because traditional pre-silicon verification and post-silicon testing cannot exhaustively cover the complete test input space, there is a possibility that hardware Trojans remain undetected. A promising option for this open problem is runtime detection using dedicated monitoring hardware.To address this, this thesis proposes a lightweight, modular hardware Trojan detection unit tailored for RISC-V architectures. The proposed module operates alongside the processor without requiring any modifications to the core implementation. It continuously verifies fundamental architectural proper-ties, including instruction execution integrity, Finite State Machine progression, instruction formatting, program counter progression, memory accesses, and Arithmetic Logic Unit control signals. Evaluations demonstrate that the design induces minimal hardware overhead, utilizing only 257 additional Look-up Tables (+4.22%) and 169 Flip-Flops (+2.59%), with a nominal power increase of 4 mW(+1.37%) and no degradation in operating frequency. A comparative analysis with related work reveals that this approach optimizes the trade-off between attack vector coverage and resource overhead. Furthermore, unlike many existing methodologies, this work explicitly addresses the critical aspect of handling detection events. The successful identification of two implemented hardware Trojans during both simulation and Field Programmable Gate Array testing validates the practical viability of the proposed detection architecture.