Experimental characterisation of smart power technology devices stressed by high energy pulses

Abstract

Die Zusicherung der Zuverlässigkeit von integrierten Halbleiterschaltungen (Integrated Circuits, ICs) ist eine der Hauptaufgaben in deren Konstruktion. Es gibt ein breites Spektrum von thermischen, mechanischen und elektrischen Belastungen, welche die Zuverlässigkeit von Halbleiterbauelementen beeinflussen. Um die verschiedenen Ausfallsmechanismen zu identifizieren, ist es notwendig die Bauelemente realen Tests zu unterziehen. Detaillierte Analysen der Testergebnisse führen zu einem besseren Verständnis der involvierten physikalischen Effekte. Dies wiederum trägt zur Spezifizierung von Entwurfsregeln bei, welche in Zukunft eine verbesserte Zuverlässigkeit bringen.<br />Eine der härtesten elektrischen Belastungen ist die elektrostatische Entladung (ElectroStatic Discharge, ESD). So eine Belastung kann einzelne Halbleiterbauelemente oder sogar den ganzen Mikrochip zerstören. Da dieser Vorgang oft von spezifischen Begleiterscheinungen (z.B. Ausbildung von Strompfaden) geprägt ist, ist ein experimenteller Zugang zum internen Verhalten der zu untersuchenden Bauteile von großem Interesse. Das transiente interferometrische Abbildungsverfahren (Transient Interferometric Mapping, TIM) ist ein leistungsstarkes Werkzeug, welches bereits mehrere Male das interne Bauteilverhalten aufgezeigt hat. Es erlaubt die Abbildung von Temperatur- und freien Ladungsträger Konzentrationsverteilungen und daher die Verfolgung von Strompfaden in den untersuchten Bauelementen. Während der letzten Jahre ist dieses interferometrische Abbildungsverfahren herangereift und kann nun zu komplexen Analysen des Bauteilverhaltens und auch zur Überprüfung von Bauelementmodellen herangezogen werden. Diese Methode wird in dieser Arbeit zur Analyse von Halbleiterbauelementen, welche in einer Smart Power Technologie (SPT) hergestellt sind, angewendet.<br />Zuerst wird die TIM-Methode zur detaillierten Analyse der SPT ESD-Schutzelemente angewendet. Drei Layout Variationen der npn Struktur wurden unter zwei ESD Belastungstypen (HBM und CDM) untersucht. In diesen Bauelementen wurden die ESD-Robustheit, die Homogenität des Stromflusses und die Lokalisierung von heißen Flecken und Fehlerstellen experimentell untersucht. Weiters wurden die Unterschiede im Betriebsverhalten von Bauelementen mit variiertem Layout analysiert. Die experimentellen Ergebnisse wurden mit den zweidimensionalen Bauteilsimulationen verglichen. Eine weitere Klasse der auf ESD-Robustheit untersuchten Bauelemente sind die Smart Power DMOS Transistoren. Die Ausbildung von Strompfaden in der aktiven Zone der Bauelemente und deren Entwicklung während eines Stress-Impulses ist im Detail analysiert worden. Es wurde experimentell nachgewiesen, dass sich die Strompfade in den Bauelementen bewegen. Mit Hilfe von zwei- und dreidimensionalen Bauteilsimulationen konnte der Mechanismus der Bewegung von Strompfaden verstanden werden.<br />Zum Abschluss wurde die TIM-Methode zur Untersuchung von DMOS-Transistoren im Millisekundenbereich verwendet. Die Eignung dieser Methode für solch Untersuchungen wurde erstmals aufgezeigt. Es wurde gezeigt, dass zur Analyse des Bauteilverhaltens in dieser Zeitskala es von Vorteil ist, nicht die gemessene physikalische Größe (Phasenverschiebung) sondern die zweidimensionale Leistungsdichte (P2D) zu verwenden, welche von der gemessenen Phasenverschiebung berechnet werden kann. Es wurde die Genauigkeit des P2DBestimmungsvorganges analysiert. Der Vorgang der Berechnung der Oberflächentemperatur konnte ebenso beschrieben werden

Assurance of the reliability of semiconductor integrated circuits (ICs) is one of the main tasks of the IC design. There is a broad spectrum of thermal, mechanical or electrical stresses, which influence the reliability of semiconductor devices. In order to identify various failure mechanisms it is therefore necessary to perform testing of the devices.<br />Detailed analysis of the results afterwards yields an understanding of the effects involved. This in return helps in specification of design rules, which will in future guarantee an improved reliability.<br />One of the most severe electrical stresses is the electrostatic discharge (ESD). Such stress can be fatal for a semiconductor device, or even for the whole IC. As this event can be accompanied with specific phenomena, e.g. occurrence of current filaments, experimental access to the internal behaviour of investigated device is of great interest.<br />Transient interferometric mapping (TIM) technique is a powerful tool, which already proved its capability to do the task several times. It allows mapping of the thermal and free-carrier concentration distributions and thus pursuing of the current paths in the studied devices. During previous years the technique has matured into the state that it can be applied for complex analysis of the device behaviour as well as for the verification of device models. The technique is utilised in this work for the analysis of semiconductor devices built within the smart power technology (SPT) process.<br />Foremost the TIM technique is applied for detailed analysis of the SPT ESD protection devices. Three layout variations of the npn structure are investigated under two types of ESD stress: HBM- and CDM-like. The ESD robustness, homogeneity of the current flow, localisation of hot spots and failures are experimentally studied in the devices.<br />Differences in operation of the devices with varied layout are analysed. The experimental results are compared with the 2-dimensional device simulation.<br />Another class of studied devices are the smart power DMOS transistors, whose ability to withstand the ESD stress is investigated. The formation of current filaments in the device active area and their evolution during a stress pulse is in detail analysed. It is experimentally proved that the filaments move in the device. With a help of 2D and 3D device simulation the mechanism of filament movement is understood. Finally the TIM technique is applied for the investigation of DMOS transistor operation in the ms time scale. Applicability of the technique for such kind of study is presented for the first time. It is demonstrated that for analysis of device behaviour in this time scale it is beneficial not to use the measured physical quantity (phase shift), but the 2D power dissipation density (P2D), which can be extracted from the experimentally obtained phase shift. Precision of the P2D extraction procedure is analysed. Perspective way for calculation of surface temperature is discussed as well