Rahbaran, B. (2005). An experimental comparison of robustness between synchronous and asynchronous logic design [Dissertation, Technische Universität Wien]. reposiTUm. http://hdl.handle.net/20.500.12708/177677
Gegenüber synchronen Schaltungen weisen asynchrone Schaltungen Vorteile bezüglich des ClockSkew-Problems, der Arbeitsgeschwindigkeit sowie der Leistungsaufnahme und möglicherweise auch der Robustheit auf. Es besteht jedoch noch ein Mangel an geeigneten Verfahren und Werkzeugen im Bereich Fehlereinstreuung, der eine Robustheitsevaluierung asynchroner Schaltungen einschränkt. Das wichtigste Werkzeug hierzu ist die Fehlereinstreuung in Hardware. Erstes Ziel dieser Arbeit ist es, ein gemeinsames Verfahren zur effizienten und genauen Fehlereinstreuungin asynchrone und synchrone Schaltungen bereitzustellen, um die Untersuchung und den Vergleich der Robustheit von synchroner und asynchroner Logik zu ermoeglichen. Dies schliesst die Fehlermodellierung ein. Die naechsten Schritte der Arbeit konzentrierten sich darauf, Richtlinien fuer die Erstellung eines Fehlerinjektions-Tools FIDYCO zu erarbeiten, das solche Untersuchungen in Gegenwart nicht-klassischer Fehlermodelle ermoeglicht. Diese Richtlinien legen ausgehend von einem asynchronen Prozessor die Anforderungen an FIDYCO derart fest, dass eine Beobachtbarkeit des Effektes von Fehlern gewaehrleistet ist. Schliesslich wurden entsprechend dieser Richtlinien zwei Fehlermodelle (Signal-flip- und Delta-t Modell) entwickelt. Der vorgestellte Ansatz fuer den Fehlerinjektor weist drei Neuerungen auf: 1. Er ermoeglicht die Verarbeitung asynchroner Pipelinestufen und beliebiger interner Signale. 2. Die Fehlerinjektion erfolgt automatisch und sehr schnell. 3. Er behandelt neben stuck-at auch Verzoegerungsfehler und Transientefehler. Als letzter Schritt und zeitaufwendigster Teil der Arbeit erfolgte die Implementierung der Fehlermodelle sowie der Konzepte fuer Fehlereinstreuung und Experiment-Setup. Als Testobjekte dafuer dienten ein synchroner/asynchroner 16 Bit Prozessor. Die Experimente an diesen beiden Prozessoren wurden in zwei verschiedenen Klassen durchgefuehrt: 1. Im Rahmen einer systematischen Fehlerinjektion 2. In Zuge einer Random Fehlerinjektion. Die Experimentergebnisse, in denen ueber 500 Millionen Experimente zusammengefasst worden sind. Die Ergebnisse zeigen sich, dass der asynchrone Prozessor in der vorliegenden Implementierung noch unerwartete Schwachstellen aufweist.
Compared to synchronous design, an asynchronous design shows benefits with respect to the clock skew problem and possibly the robustness. However, there is a considerable lack of adequate methods and tools in the domain of fault injection. This lack hinders the evaluation of the robustness in asynchronous design. A first objective of this work is to provide a common approach for efficient and accurate fault injection in synchronous and asynchronous designs. This approach allows the analysis and comparison of the robustness of both synchronous/asynchronous designs. It mainly consists of fault modeling. The next step of the work concentrates on developing the principle of the design of a fault injection toolset FIDYCO. Finally, two fault models corresponding to the principles were developed (Signal-Flip and Delta-t model). The novelty of the introduced approach is three-fold: 1. It applies to asynchronous pipeline stages and any internal signals. 2. The entire fault injection is performed automatically and very fast. 3. It is able to process stuck-at faults, delay faults and transient faults. The last step of the work is followed by the implementation of the fault models and the concept for fault injection and experiment setup. As device under test, the 16 bit synchronous/asynchronous processor was used. The experiments on both processors were done in a two-step strategy: 1. In the methodical strategy 2. In the random strategy. The experiment results summarize of 500 million experiments. The experiments indicate, that the asynchronous processor in its present implementation shows still unexpected weaknesses.
