Engleder, G. A. (2007). Time-triggered network-on-a-chip [Master Thesis, Technische Universität Wien]. reposiTUm. http://hdl.handle.net/20.500.12708/184146
Die Fortschritte in der Halbleiter Industrie ermöglichen ein System-on-a-Chip, welches mehrere IP-Cores auf einem einzigen Microchip kombiniert. Diese IP-Cores kommunizieren miteinander mittels eines Network-on-a-Chip. Ein System-on-a-Chip kann als Baustein in einem zuverlässigen verteilten eingebetteten Echtzeitsystem verwendet werden. Um die Echtzeitanforderungen der Anwendungen zu unterstützen muss das Network-on-a-Chip einen beschränkten Latenzjitter und eine vorhersagbare Kommunikation bieten. Weiters ist Fault Isolation notwendig um Fault Propagation zwischen IP-Cores zu verhindern und das Erreichen einer hohen Zuverlässigkeit zu ermöglichen. Auch das Rekonfigurieren des Network-on-a-Chips muss möglich sein um ein integriertes Ressourcen Management und dynamisch veränderliche Anwendungsanforderungen betreffend des Network-on-a-Chips zu unterstützen. Eine weitere Anforderung ist eine globale Zeitbasis. Das Thema dieser Masterarbeit ist ein Time-Triggered Network-on-a-Chip als Teil einer Time-Triggered System-on-a-Chip Architektur. Zuverlässige verteilte eingebettete Systeme können mit Hilfe dieser Architektur erstellt werden. Der zeitgesteuerte (time-triggered) Ansatz wird benutzt für die Implementierung des Network-on-a-Chip um einen beschränkten Latenzjitter zu garantieren, Fault Isolation zu gewährleisten und eine globale Zeitbasis zu bieten. Entsprechend dem zeitgesteuerten Paradigma werden Nachrichten über das Time-Triggered Network-on-a-Chip zu vorab bestimmten Zeitpunkten übertragen. Diese Zeitpunkte können rekonfiguriert werden. Eine intern synchronisierte globale Zeitbasis ist vorhanden. Zusätzlich kann diese Zeitbasis extern synchronisiert werden um den Austauch von Zeitstempeln mit anderen Systemen zu ermöglichen. Die Nachrichten im Time-Triggered Network-on-a-Chip haben eine flexible Länge und können verschachtelt werden. Sie blockieren nicht das Time-Triggered Network-on-a-Chip während ihrer Übertragung. Die IP-Cores des Time-Triggered System-on-a-Chip werden Mikrokomponenten genannt. Diese Mikrokomponenten greifen auf das Time-Triggered Network-on-a-Chip über ein sogenanntes Trusted Interface Subsystem zu. Dieses TISS besteht aus zwei Schichten, dem Transport Layer und dem Data Link Layer. Der Transport Layer speichert die Nachrichten und bietet spezielle Services wie Voting. Der Data Link Layer gewährt Zugriff auf das Time-Triggered Network-on-a-Chip entsprechend eines Nachrichten Plans. Dieser Nachrichten Plan beinhaltet die vorab bestimmten Zeitpunkte für die Übertragung von Nachrichten. Er garantiert eine deterministische Kommunikation ohne jeglichen Konflikt. Das Time-Triggered Network-on-a-Chip ist als Bus implementiert. Infolge der vorab bestimmten Zeitpunkte für die Übertragung von Nachrichten ist ein Konflikt um diesen Bus unmöglich. Deshalb bietet er einen beschränkten Latenzjitter. Fault Isolation ist gegeben, denn auf den Bus wird über das TISS zugegriffen, welches als Wächter agiert. Der Bus kann nicht von einer fehlerhaften Mikrokomponente blockiert werden. Das Time-Triggered Network-on-a-Chip unterstützt einen maximalen Datendurchsatz von ~ 4Gbit/s. In dieser Masterarbeit werden die Uhr, das Time-Triggered Network-on-a-Chip und der Data Link Layer im Detail beschrieben.
Enabled by advances in the semiconductor technology a System-on-a-Chip combines multiple IP-Cores to one single microchip. These IP-Cores interact with each other using a Network-on-a-Chip. A System-on-a-Chip can be used as a building block in a dependable distributed embedded real-time system. In order to support the real-time requirements of the application, the Network-on-a-Chip must provide a bounded latency jitter and the communication must be predictable. Additionally, fault isolation is required to prevent fault propagation between IP-Cores and thus be able to reach a high dependability. Also the reconfiguration of the Network-on-a-Chip must be possible in order to support integrated resource management and dynamically changing application requirements concerning the Network-on-a-Chip. Another requirement is a global time base. This thesis is about a Time-Triggered Network-on-a-Chip which is part of a Time-Triggered System-on-a-Chip architecture. Dependable distributed embedded real-time systems can be built with this Time-Triggered System-on-a-Chip architecture. The time-triggered approach is used to construct the Network-on-a-Chip in order to provide a bounded latency jitter, to establish fault isolation, and to provide a global time base. According to the time-triggered paradigm, messages are transmitted over the Time-Triggered Network-on-a-Chip at predetermined points in time. These points in time can be reconfigured. An internally synchronised global time base is provided. Additionally, external synchronisation of this global time base is supported to enable the exchange of time stamps with other systems. The messages on the Time-Triggered Network-on-a-Chip have a flexible size and can be interleaved. They do not block the Time-Triggered Network-on-a-Chip during their transmission. The IP-Cores of the Time-Triggered System-on-a-Chip are called micro components. These micro components access the Time-Triggered Network-on-a-Chip over a so-called Trusted Interface Subsystem. This TISS consists of two layers, namely a transport layer and a data link layer. The transport layer stores the messages and provides special services like voting. The data link layer grants access to the Time-Triggered Network-on-a-Chip for the transport layer according to a message schedule. This message schedule includes the predetermined points in time for the transmission of messages. It guarantees a deterministic communication without any contention. The implemented structure of the Time-Triggered Network-on-a-Chip is a bus. Due to the predetermined points in time for the transmission of messages, contention is impossible. Thus, the bus supports a bounded latency jitter. Fault isolation is given, because the bus is accessed over the TISS, which acts as guardian. The bus cannot be blocked by a faulty micro component. The Time-Triggered Network-on-a-Chip supports a maximum throughput of ~ 4Gbit/s. The clock, the Time-Triggered Network-on-a-Chip, and the data link layer are described in detail in this thesis.
