Investigation of the gate leakage current degradation in p-GaN devices

Abstract

GaN-auf-Si-Transistoren, die auf einer p-GaN-Gate-Technologie basieren, haben in den letzten Jahren aufgrund ihrer vielen Vorteile im Vergleich zu Siliziumbauelementen beträchtliches Interesse auf sich gezogen. Ein häufiges Problem bei diesen Bauelementen ist die Zuverlässigkeit des Gates. Insbesondere ist der genaue Mechanismus, der zu einer Verschlechterung des lateralen Gate-Drain-Leckstromes im Sperrzustand führt, bisher nicht wirklich verstanden worden. Diese Arbeit hat versucht, eine Erklärung für das unerwünschte transiente Verhalten des Gate-Leckstromes während Hochtemperaturund Hochspannungs-Belastungstests (z.B. HTRB) zu finden, welches letztendlich zu einer permanenten Zunahme des Stromes führt. Mit dieser Information können Gegenmaßnahmen entwickelt werden, um den Leckstrom über die Lebensdauer des Chips möglichst gering zu halten. Um eine gründliche Analyse zu ermöglichen, haben wir uns auf kleine Teststrukturen konzentriert. Ein typischer Analyseablauf umfasst eine elektrische Charakterisierung und eine Fehlerlokalisierung durch Emissionsmikroskopie. Zusätzlich wurden die Fehlerstellen mit verschiedenen Fehleranalyse-Methoden untersucht, einschließlich REM, FIB und nasschemischer Dekoration durch H3PO4. Die so erhaltenen Ergebnisse zeigen eine zeitabhängige Verschlechterung des Gate-Leckstromes in der Form einer Schulter während HTRB Stress. Der Ausgangspunkt der Degradation weißt ein konstantes QBD-Verhalten auf. Die Untersuchung verschiedener Strukturen deutet auf einen stromgetriebenen Degradations-Mechanismus hin, der letztlich zu einem weichen Durchbruch einzelner Spots führt. Durch das Kontrollieren der Sperrfähigkeit der einzelnen Dioden wurde der dem Drain zugwandte Bereich des Gates als der degradierende Teil des Gate-Moduls identifiziert. Darüber hinaus konnten Emissionsmessungen erfolgreich eine Korrelation zwischen dem Auftreten von permanenten Leckstrompfaden und dem Anstieg des Gate-Stroms feststellen. Die Fehleranalyse zeigte jedoch keine mikroskopischen Veränderungen des Gates, was mit der Hypothese übereinstimmt, dass der Fehlermechanismus mit einem zeitabhängigen dielektrischen Durchbruch zusammenhängt. Darüber hinaus wurde ein vorzeitiger lateraler harter Durchbruch entdeckt und sein Ursprung mithilfe der Emissionsmikroskopie untersucht. Ähnlich wie bei der HTRB-Degradation führt die laterale Hochspannung bei Raumtemperatur zur Erzeugung von Perkolationspfaden, die verantwortlich für den erhöhten Leckstrom sind. Wir schlagen vor, dass der steile Stromanstieg vor dem harten Durchbruch durch einen lokalen Temperaturanstieg und ein thermisches Durchgehen in den erzeugten Schwachstellen verursacht wird.

GaN-on-Si transistors based on a p-GaN gate technology are attracting considerable interest in the recent years due to their many benefits compared to silicon devices. A common issue among these devices is the reliability of the gate stack. In particular, the detailed mechanism involved in the deterioration of the lateral gate-drain leakage current in the blocking state has not been well understood so far. This work has tried to find an explanation for the undesirable transient behavior of the gate leakage current during high temperature and high voltage stress tests (e.g. HTRB), which ultimately results in a permanent increase of the off-state leakage. With this information countermeasures can be developed to keep the leakage current as low as possible over the lifetime of the chip. To enable an in-depth analysis, we focused on small test devices. A typical analysis flow includes electrical characterization and failure localization by emission microscopy. Additionally, the failure sites were analyzed with various FA methods, including SEM, FIB and wet chemical decoration by H3PO4. The results thus obtained show a time dependent degradation of the gate leakage current in the form of a shoulder during HTRB. The starting point of the degradation follows a constant QBD behavior. The investigation of different devices suggests a current-driven degradation mechanism, ultimately leading to a soft breakdown of individual weak spots. The generation of defects is indicated by the noisy signal during the leakage increase. Furthermore, the drain-sided part of the gate has been identified as the degrading part of the gate module by checking the charge blocking capability of the individual junctions. Moreover, emission microscopy measurements could successfully establish a correlation between the appearance of permanent leakage paths and the increase of the gate current. However, failure analysis did not reveal any microscopic changes within the device, which is in accordance with the hypothesis that the failure mechanism is related to a time dependent dielectric breakdown. In addition, a premature lateral breakdown was discovered and its origin was studied with emission microscopy. Similar to HTRB stress, lateral high voltage stress at room temperature leads to the generation of percolation paths responsible for the enhanced leakage current. We suggest that the steep current increase before hard breakdown is caused by a local temperature rise and a thermal runaway in the generated weak points.