The transient tolerant time-triggered system-on-chip (4tsoc)

Abstract

Integrierte Architekturen stellen einen signifikanten Nutzen für eingebettete Systeme aus verschiedenen Anwendungsdomänen (z. B.<br />Windenergie, Eisenbahn, Luftfahrtelektronik, etc.). Die Funktionalität, die bisher durch mehrere Einzelchips erreicht wurde, kann nun durch die Fortschritte der Silikonindustrie in einen einzigen Chip integriert werden. Dieser neue Ansatz bringt Kostenreduktion sowohl bezüglich der Anzahl der Komponenten als auch deren Verkabelung. Viele gängige integrierten Systeme benutzen einen Softwareansatz (i.e. einen Hypervisor), um mehrere virtuelle Ausführungsumgebungen auf einem Chip zu emulieren. Im Gegensatz dazu basiert die vorliegende Arbeit auf einem Hardwareansatz, genauer einem Multi-Processor System-on-Chip (MPSoC).<br />Diese Hardwarelösung bietet Vorteile hinsichtlich Performanz, Energieeffizienz und Zuverlässigkeit gegenüber dem Softwareansatz.<br />Diese Dissertation behandelt eine ,Flüchtige Fehler tolerierende zeitgesteuerte System-on-Chip Architektur', die als integrierte Architektur für sicherheitskritische eingebettete Systeme konzipiert ist. Als Teil der Architektur wird eine Replikation der Applikationskomponenten und die dazugehörige Systemkomponente vorgestellt. Im Weiteren wird ein Fehlermodell für MPSoCs erarbeitet, das die Architektur durch Gliederung in Fehlerbegrenzungen (,Fault Containment Regions (FCR)') und deren Replikation beherrscht. Zum Testen der Architektur wurde ein Fehlereinstreuungssystem (,Fault Injection for System-on-Chip (FI4SoC)') entwickelt, um aktuelle integrierte Architekturen zu testen (z.B. XtratuM, TTSoC) und Maßnahmen zur Härtung zu validieren.<br />Die Arbeit schließt mit einer Betrachtung verschiedener Maßnahmen zur Verbesserung der Fehlertoleranz in einem zeitgesteuerten System-on-Chip und deren Anwendbarkeit in verschiedenen Anwendungsdomänen.<br />

Embedded systems of different application domains (offshore windmills, railway, avionic, etc.) can benefit from integrated architectures. The functionality that required several chips in the past can now be integrated in a single chip due to the recent advances on silicon technology miniaturization.<br />This approach carries interesting economical benefits due to the reduction on cost of electronic components and interconnection.<br />Most of the current integrated architectures have been implemented using a software approach (e.g., a hypervisor) in order to build the illusion of having several execution environment on monolithic processor chips.<br />However, building the same architectures using a hardware approach, upon a Multi-Processor System-on-Chip (MPSoC), the system not only achieves a better performance, but more optimal power efficiency, and specially many advantages regarding reliability. In fact, high integration enables small transistor technologies, but brings more sensitive chips to energy variations which requires new fault tolerance measures to overcome the transient fault rates (e.g., soft-errors) that have significantly increased.<br />This dissertation presents a Transient Tolerant Time-Triggered Systemon- Chip (4TSoC), an integrated architecture for safety-related embedded systems. For that, it proposes component replication for application dependent components and the system-component implementing the architecture.<br />These different options conform a fault tolerance model for MPSoCs.<br />Moreover, the mandatory fault-containment to make this replication approach work is presented and the measures to keep this feature at synthesis are described.<br />A Fault Injection for System-on-Chip (FI4SoC) has been developed to test state-of-the-art integrated architectures (e.g., XtratuM, TTSoC) and validate 4TSoC hardening configurations. Finally, the most promising ones have been studied within several application domains.