Das DECOS SoC Komponentenmodell beschreibt eine Architektur der nächsten Generation, die eine Plattform für die einfache Integration verschiedenster Typen eingebetteter Applikationen (z.B. Unterhaltungs-, Avionik-, Automobil- und Industrieelektronik) bietet. Den Kern dieser Architektur bildet das zeitgesteuerte NoC, das eine deterministische Kommunikation zwischen den heterogenen Komponenten über einen gemeinsamen Bus untersttzt. Die dadurch inheränte Fehlerisolation ermoglicht eine nahtlose Integration unabhägig entwickelter Komponenten mit möglicherweise unterschiedlichen Zertifizierungsgraden. Zusätzlich unterstüutzt das DECOS SoC Komponentenmodell die dynamische Rekonfiguration von Komponenten bei sich ändernden Applikationsanforderungen, z.B. im Hinblick auf Ressourcenverteilung, Fehlertoleranz und Energiemanagement.<br />In dieser Arbeit wird ein generisches Zuverlässigkeitsmodell fur eine DECOS SoC Komponente präsentiert mit dem von einer einzelnen Komponente sowie von verteilten Applikationen aufbauend auf solchen Komponenten die Zuverlässigkeit quantitativ evaluiert wird. Die Parameter für das Modell werden von einer Prototypimplementierung übernommen. Durch die Variation der Modellparameter werden Designentscheidungen und Technologie/Applikations-Beschräkungen analysiert. Besonderes Augenmerk wird auf transiente Fehler gelegt, die durch Partikeleinschläge (kosmische Strahlung und Rückstande vom Herstellungsprozess) verursacht werden. Diese haben einen gewichtigen Anteil an der Ausfallsrate elektronischer Systeme und gewinnen weiter an Bedeutung durch die fortschreitende Miniaturisierung der Halbleitertechnologien und der Verringerung der Spannungsversorgung. Ein weiterer Fokus liegt bei der Betrachtung von Designsfehlern im Kontext der integrierten Ausfürung von Applikationen mit unterschiedlichen Zertifizierungsstufen und bei dem Nutzen von Designdiversität für redundanten Komponenten.<br />
de
The Dependable Embedded Components and Systems (DECOS) System-on-a-Chip (SoC) component model lays the foundation for a next-generation embedded architecture that provides a predictable integrated execution environment for the component-based design of many different types of embedded applications (e.g., consumer, avionics, automotive, industrial). At the core of this architecture is a time-triggered Network-on-a-Chip (NoC) for the predictable interconnection of heterogeneous components which offers inherent fault isolation to support the seamless integration of independently developed micro components, possibly with dierent criticality levels. Furthermore, mechanisms for integrated resource management will support dynamically changing resource requirements (e.g., different operational modes of an application), fault-tolerance, and power-aware system behavior.<br />In the scope of this work, the reliability of a single DECOS SoC component, as well as clusters containing multiple DECOS SoC components are quantitatively assessed by means of dependability modeling. This work takes into account the increasing importance of transient faults by Single Event Upsets (SEUs) due to shrinking semiconductor geometries and lower power voltages and also focuses on the consequences of design faults in the context of mixed criticality application systems implemented by DECOS SoC components. Significant parameters for the reliability assessment are identified (e.g., probability for a transient failure of a micro component, error containment coverage of a TISS) and used to construct a generic dependability model, thus permitting a quantitative evaluation of design decisions and technological/application constraints.
