Title: Topography simulation of novel processing techniques
Language: English
Authors: Filipovic, Lado
Qualification level: Doctoral
Keywords: Topographiesimulationen; Level Set Methode; Lokale Anodische Oxidation; Monte Carlo Methode; Bit Cost Scalable (BiCS) Speicherzellen; Sprühpyrolyse; Ätzen; Abscheiden; Oxidation von Silizium; neuen Prozesstechnologien
Topography simulations; Level Set Method; Local anodic oxidation; Monte Carlo methods; Bit Cost Scalable (BiCS) memory cells; Spray pyrolysis; Etching; Deposition; Silicon oxidation; novel processing techniques
Advisor: Selberherr, Siegfried 
Assisting Advisor: Vasileska, Dragica 
Issue Date: 2012
Number of Pages: 175
Qualification level: Doctoral
Abstract: 
Topographiesimulationen ermöglichen eine Visualisierung der Waferoberfläche und der Materialschichten eines Bauelements nachdem ein oder mehrere Prozesse durchlaufen worden sind. Weit verbreitete Prozesstechniken, wie Ätzen oder Abscheiden neuer Materialschichten, wurden jahrzehntelang erforscht und hoch komplexe Modelle existieren bereits. Durch die Level Set-Methode ist es möglich die Veränderung der Topographie darzustellen. Um dem Mooreschen Gesetz gerecht zu werden, werden ständig neue Prozesstechniken entwickelt, die eine Miniaturisierung möglich machen und gleichzeitig die Produktionskosten niedrig halten.
Das Verständnis von neuen Prozesstechnologien wird durch die Anwendung von Topographiesimulationen verbessert. Die lokale anodische Oxidation von Siliziumoberflächen mit Hilfe eines Rasterkraftmikroskops ist eine Methode zur Erzeugung nanometergroßer Muster mit einer geladenen Nadel.
Diese Technologie wurde entwickelt, um die Grenzen der Fotolithographie bei der fortschreitenden Miniaturisierung zu überwinden. Im Rahmen dieser Arbeit wurde ein Modell entwickelt, das die Simulation von Topographieänderung bei der Anwendung der lokalen anodischen Oxidation ermöglicht. Die Topographieänderung wurde unter Verwendung der Monte Carlo-Methode modelliert, wobei die Partikelverteilung der Oberflächenladungsdichteverteilung folgt. Die Ladungsverteilung entsteht durch ein starkes elektrisches Feld zwischen der Rasterkraftmikroskopnadel und dem Siliziumwafer.
Eine ähnliche Situation findet man auch bei EEPROM Speicherzellen, die nach derzeitigem Stand der Prozesstechnik nicht weiter miniaturisiert werden können. Aus diesem Grund werden dreidimensionale Strukturen eingeführt, die eine Erhöhung der Anzahl der verfügbaren Speicherzellen ermöglicht ohne dabei mehr Oberfläche zu beanspruchen. Für die Herstellung eines Ätzprofils hierzu wurde, im Rahmen dieser Arbeit, ein Ätzmodell für Bit Cost Scalable (BiCS) Speicherzellen im Level Set-Framework entwickelt.
Weiters wurde ein Sprühpyrolyse-Abscheidungsmodell entwickelt und in das Level Set-Framework integriert. Diese Prozessmethode ermöglicht eine Abscheidung dünner Schichten, die unter anderem bei Solarzellen und Gassensoren Verwendung finden. Es wurden zwei Modelle für die Topographieänderung infolge des Sprühpyrolyse-Prozesses präsentiert, davon eines mit einem Elektro- und eines mit einem Druckzerstäuber. Das erste Modell beschreibt eine schichtweise Abscheidung einzelner Tröpfchen beim Aufprall auf den Wafer. Beim zweiten Modell verdampfen die Tröpfchen kurz vor dem Aufprall und ein CVD-ähnlicher Schichtzuwachs erfolgt.

Topography simulations allow for a visualization of semiconductor surfaces as well as the interfaces between various material regions after a given processing step. Topography modeling of well-established processing techniques, such as material etching and deposition, has been studied for decades and very sophisticated models exist which envision the semiconductor surfaces and interfaces using the Level Set method. However, as the technology node shrinks along the predicted path of Moore's law, novel processing techniques are constantly introduced in order to enable miniaturization and to ease the financial burden of processing at these reduced nodes.
The ability to simulate semiconductor wafer topographies after the application of newly-introduced process technologies can go a long way in understanding their potential. The local anodic oxidation of silicon surfaces with an atomic force microscope (AFM) is a method which produces nanosized patterns on a silicon wafer using a localized charged needle. The technology has been developed in order to tackle the limited miniaturization potential of current photolithographic techniques. In the scope of this work, a technique which models the changing silicon topography as the silicon dioxide pattern is applied to the wafer is introduced. The topography motion is simulated using a Monte Carlo technique, whereby a particle distribution follows the surface charge density distribution. The charge density arises from the application of a strong electric field between the AFM needle tip and the silicon wafer surface.
Similarly, EEPROM memory cells can not be miniaturized further with the current processing techniques. Therefore, three-dimensional structures are being introduced in order to increase the number of available memory cells without increasing the area required. In the scope of this work, a model for Bit Cost Scalable (BiCS) memory hole etching is implemented in a Level Set framework as a combination of silicon and silicon dioxide etching steps.
A spray pyrolysis deposition model is also developed and implemented within the Level Set framework. This processing technique enables the deposition of thin films for applications such as gas sensors and solar cells. Two models for the topography modification due to spray pyrolysis deposition are presented, with an electric and a pressure atomizing nozzle. The resulting film growth is modeled as a layer by layer deposition of the individual droplets which reach the wafer surface or as a CVD-like process, depending on whether the droplets form a vapor near the interface or if they deposit a film only after surface collision.
URI: https://resolver.obvsg.at/urn:nbn:at:at-ubtuw:1-48221
http://hdl.handle.net/20.500.12708/13712
Library ID: AC07814888
Organisation: E360 - Institut für Mikroelektronik 
Publication Type: Thesis
Hochschulschrift
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