Auswerteschaltung für die Generierung von Zufallszahlen in 350nm CMOS Technologie

Abstract

In dieser Arbeit wurde eine analoge Auswerteschaltung entworfen und gefertigt, die aus den Ausgangspulsen einer integrierten LED-SPAD-Quencher Kombination, Zufallszahlen bereitstellt. Die Zufallszahlen werden durch den Vergleich der Zeitabstände zwischen aufeinanderfolgenden Detektionen der SPAD ermittelt, wobei das Design darauf abzielt, eine vollständig integrierbare Lösung zu ermöglichen. Zu diesem Zweck wurde die Schaltung in einem 350nm CMOS Prozess entwickelt, wobei eine Konstantstromquelle genutzt wird, um den Zeitvergleich zweier Intervalle, durch Ladung und Entladung eines Kondensators, durchzuführen. Die Auswertung des Messergebnisses übernimmt ein Komparator mit extern abgleichbarem Offset. Eine Signalaufbereitung mit nachfolgendem Verstärker sorgt für definierte Ausgangssignale, in 3,3V CMOS-Logik, der Schaltung und die Möglichkeit eine Last von 50 Ohm treiben zu können. Es wird das entwickelte Schaltungskonzept vorgestellt und mit Hilfe von Simulationen deren Funktionsfähigkeit unterlegt.Weiters ist ein Chip produziert und in Betrieb genommen worden. Die aufgenommenen Zufallszahlen werden durch ein Testprogramm des National Institute of Standards and Technology (NIST) kontrolliert. Die Schaltung ist im Stande zwei aufeinanderfolgende Zeitintervalle im Bereich von 10 ns bis 10 µs zu vergleichen. Die Leistungsaufnahme der, mit 3,3V versorgten, Auswerteschaltung ist, je nach Impulsfolge, im Bereich von 1,1mW bis 4,55mW gemessen worden. Es wurde erreicht, dass eine 2 Gbit lange binäre Zufallszahlenfolge, nach einer Bearbeitung mittels "XOR-Hashing" (Reduktion auf 1 Gbit), alle NIST-Tests schafft.

This thesis shows the development of an interface circuit which allows the use of a LEDSPAD-Quencher combination as a quantum random number generator. The random bits are created by comparison of two consecutive time intervals between photon detection events of the SPAD. With this on-chip solution a fully integrated approach for such a random number generator is presented. For this purpose a circuit in 350nm CMOS has been designed which executes the comparison by charging and decharging a capacitor with a constant current source. A comparator design which allows to compensate it's offset with an external voltage is used to evaluate the result of the comparison by measuring the polarity of the capacitor voltage. A postprocessing circuit followed by an output stage provides well defined output signals for 3,3V CMOS logic at a load of 50 Ohm. Simulations as well as measurements of a developed chip design are presented and confirm the functionality of the circuit. Random number sequences are recorded and analyzed with the help of the statistical test suite from the National Institude of Standards and Technology (NIST). The chip is capable of comparing two consecutive time intervalls with durations from 10 ns to 10 µs. The power consumption of the interface circuit starts from 1,1mW and can reach up to 4,55mW depending on the pulse repetition rate delivered from the SPAD. The supply voltage of the chip is 3,3V. After using "XOR-Hashing" as post processing function which reduces a 2 Gbit random sequence to a 1 Gbit file it was possible to pass all tests provided by the NIST Test suite.