Quantitative Comparison of the sensitivity of delay-insensitive design templates to transient faults

Abstract

Die immer kleiner werdende Strukturgröße in der Halbleitertechnologie bringt eine Fülle neuer Herausforderungen mit sich. Mit Transistorgrößen im Nanometerbereich und niedrigeren Versorgungsspannungen wird es immer schwieriger, Gatterlaufzeiten genau vorherzusagen. Dies ist ein großes Problem für synchrone Schaltungen, deren maximale Taktrate auf der Worst-Case-Zeitschätzung basiert. Daher wird die Verwendung von asynchronen Designs, welche ein flexibleres Timing ermöglichen, immer attraktiver.Ein weiterer Effekt der Verringerung der Strukturgröße besteht darin, dass Transistoren für transiente Fehler zunehmend empfänglicher sind. Es gibt ausreichend Fachliteratur über Methoden, um asynchrone Designs widerstandsfähiger zu machen. Jedoch ein umfassender quantitativer Vergleich verschiedener asynchroner Entwurfsstile hinsichtlich der Robustheit gegenüber transienter Fehler ist in der Literatur nicht vorhanden.In dieser Arbeit wird ein solcher Vergleich für eine wichtige Klasse asynchroner Entwurfsstile (4-phase dual-rail quasi-delay-insensitive pipelines) durchgeführt. Nach einer umfassenden Literaturrecherche und der Auswahl repräsentativer Entwurfsstile sowie vielversprechender Optimierungen wird ein quantitativer Vergleich hinsichtlich der Robustheit gegenüber transienten Fehlern durchgeführt.Die vielen Freiheitsgrade des Experiments (Schaltungsvarianten, Optimierungen gegen transiente Fehler, Betriebsbedingungen und Fehlerparameter) erfordern eine hoch automatisierte, ausgereifte Toolchain. Nur damit kann die enorme Menge an Simulationen bewältigt werden, welche nötig sind, um den Parameterraum ausreichend abzudecken. Aus den Ergebnissen von über einer Milliarde durchgeführter transienter Fehlersimulationen werden die wichtigsten Erkenntnisse grafisch aufbereitet und diskutiert. Darüber hinaus werden Rückschlüsse auf die Praktikabilität derart enormer Simulationsaufgaben gezogen und weitere zukünftige Verbesserungsmöglichkeiten angeführt.

The ever-shrinking feature size of technology nodes brings a wealth of new challenges.With deep submicron transistor sizes and lower supply voltages timing variations are getting increasingly worse. This is a big problem for synchronous designs, whose clock speed is based on the worst case time estimation. Therefore the use of asynchronous designs is getting more attractive, which allow for a more flexible, adaptive timing.Another effect of the reduction in feature size is that transistors are increasingly more receptive to transient faults. Plenty of literature about methods to make asynchronous designs more resilient against these has been published, but generally it remains a challenging task.To date a comprehensive quantitative comparison of different asynchronous design styles with regard to robustness against transient faults is, to the best of the author's knowledge, not not available in the literature.In this thesis we perform such a comparison for an important class of asynchronous design styles, namely static 4-phase dual-rail Quasi Delay Insensitive (QDI) pipelines. After an extensive literature review and the selection of representative specific target styles along with promising mitigation methods, a quantitative (like for like) comparison with respect to their robustness against transient faults is conducted through fault injection into a gate-level simulation model.Since the design space spanned by the manifold styles, circuit variants, mitigation techniques, operating conditions, and fault parameters is huge, a highly automated, sophisticated toolchain is developed to handle the enormous amount of simulations that are required to sufficiently cover it.From the results of over 1 billion transient fault simulations that we conducted we extract the information of interest and present it in an intuitive graphical way to allow for discussion and generalized interpretation.We, furthermore, provide conclusions about the practicality of such enormous simulation tasks and present further opportunities for improvements.