Diese Dissertation behandelt über den Entwurf von Operationsverstäkers (OPV) in fortschrittlichen CMOS Technologien. Die angewendeten Technologien sind 0.12µm und 65nm CMOS Technologien, die für die Herstellung der Chips vergewendet wurden.<br />Die Aufgabe war es, neue OPV Topologien zu entwickeln, um die technologischen Schwierigkeiten, die durch diese neuen Technologien verursacht werden, zu beseitigen. Hauptsächlich handelt es sich bei diesen um erhöhtes Rauschen, den verringerten intrinsischen Verstärkungsfaktor und andere Folgeprobleme der, von der Technologie vorgegebenen, niedrigen Versorgungsspannung, wie beispielsweise dem abfallenden Signalrauschverhältnis. Der Entwurf von den OPVs wird in drei Teilen kategorisiert, die im Wesentlichen am meisten von den Technologielimits betroffen sind: die Eingangsstufe, die Ausgangsstufe, und die Frequenzkompensationsstrategien.<br />Insgesamt sind verglichen mit dem State-of-the-art als Neuerungen vier Eingangsstufen, drei Ausgangsstufen und fünf Frequenzkompensation Techniken entwickelt wurden. Insbesondere ist rail-to-rail Operationsbereich mit konstantem Signalverhalten der Eingangsstufe für ein besseres Signalrauschverhältnis verwirklicht worden, wobei drei verschiedene Regulierungsstrategien entsprechend entwickelt wurden.<br />Weiters ist eine Chopper-Eingangsarchitektur zur Räuschminderung konstruiert worden. Für die Ausgangsstufen werden volldifferenzielle Topologien mit genauer AusgangsGleichtaktregelung verwirklicht, ohne dabei die herkömmlichen Ausgangseigenschaften, wie beispielsweise Ausgangsspannungsbereich, Transferseffizienz, Linearität und Lasttreiberfähigkeit zu vermindern. Somit ist das Signalrauschverhältnis verbessert und das Gleichtaktrauschen unterdrückt worden und die Robustheit der volldifferenziellen Topologie gestärkt worden. Die Entwicklung von neuen Frequenzkompensationsstrategien ist aus zwei Gründen notwendig. Erstens erfordern der sehr geringe intrinsische Verstärkungsfaktor und die niedrige Versorgungsspannung der verwendeten CMOS Technologien, speziell in 65nm CMOS, im Gegensatz zu traditionellen OPVs mehrere hintereinander angeordnete Stufen, wodurch die Effzienz konventioneller Frequenzkompensation verringert wird. Zweitens brauchen der System-on-Chip oder Mixed-mode VLSI Lösungen bei kleiner bis mittlerer Last jedoch mittlere bis hohe Bandbreite womit die optimale Lastbedingung für konventionelle Frequenzkompensationen nicht mehr gewährleistet ist. Daher wurde neue Kompensationsstrategien vorgeschlagen worden, um bei einem vergleichbaren Leistungsverbrauch das Funktionsverhalten zu verbessern oder um die Last-und-Bandbreite Bedingung passend für on-chip Lösungen zu optimieren.<br />Mit der Kombination der oben genannten Entwürfe wurden insgesamt sieben Chips entwickelt, produziert und experimentell erfolgreich mittels Messung verifiziert. Vergleichen mit der Fachliteratur ist die Konstanz des Signalsverhaltens, das Rauschen, der Offset, und das Leistungsverbrauch-zu-Funktion Verhältnis der Schaltungen mittels der vorgeschlagenen neuen Schaltungsstrukturen wesentlich verbessert worden, womit diese Schaltungsstrukturen in fortschrittlichen CMOS Technologien ordnungsgemäß eingesetzt werden können.<br />
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This dissertation concentrates on the design of operational amplifiers (OpAmp) in advanced CMOS technologies. The targeted technologies are 0.12mym and 65nm CMOS technologies, which are used for fabrication of the investigated OpAmps.<br />The task is to develop new OpAmp topologies to solve and cope with the design limits triggered by these new technologies, which mainly are the increased noise, the reduced intrinsic gain, and other issues related to low voltage operation conditions, such as the declining signal-to-noise ratio (SNR). More specifically, the design of OpAmps is categorized in three parts: input stage, output stage and overall frequency compensation strategies, since they are the essential issues regarding these design limits.<br />In total, four input stages, three output stages, and five frequency compensation schemes for OpAmps are proposed. All of them are completely new compared to the state of the art. In particular, rail-to-rail operation with constant signal behavior control has been implemented to the input stage for SNR improvement, and three different regulation strategies are correspondingly realized. A chopping input architecture for noise reduction is accomplished as well. For the output stage, fully differential topologies with accurate output common-mode control are developed, without degrading the conventional output performance, such as output swing, transfer efficiency, linearity and drive ability.<br />Therefore the SNR is enhanced, common-mode noise is suppressed, and robustness of the fully differential topology is reinforced. The design of new frequency compensation techniques is necessary for two reasons.<br />First, the very low intrinsic gain and low supply voltage in the used technologies, especially in 65nm CMOS, require more cascading stages than the traditional OpAmp realizations, and the efficiency of the conventional frequency compensation schemes significantly reduces.<br />Second, the system-on-chip or mixed-mode VLSI solutions need small-to-moderate load and moderate-to-large bandwidth, which violates the optimum load condition of the conventional frequency compensation schemes. As a result, new compensation strategies are suggested to enlarge the power-to-performance ratio, or to optimize the load and bandwidth condition suitable for on-chip solutions. With the combination of above mentioned designs, seven chips have been successfully implemented and experimentally verified with silicon results. Compared with the designs reported in the previous literature, the signal behavior constancy, the noise and offset performance, and the power efficiency have been highly improved by the proposed structures, which can be properly applied for the OpAmp realizations in advanced CMOS technologies.
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Abweichender Titel laut Übersetzung der Verfasserin/des Verfassers Zsfassung in dt. Sprache
