Efficient Integrity-tree-aware Scheduling for Memory Controllers with Encryption

Abstract

Sichere Prozessoren werden zunehmend eingesetzt, um sensible Arbeitslasten vor einer Vielzahl von Angriffen, einschließlich physischer Angriffe auf den externen Speicher, zu schützen. Dies macht eine hochleistungsfähige Speicherverschlüsselung und Integritätsprüfung zu einer Schlüsselanforderung. Modernste Verfahren kombinieren AES-basierte, vollständige Speicherverschlüsselung mit Integritätsbäumen, wie z.B. Intel SGX-style Counter Trees. Die zusätzliche kryptographische Latenz und der erhöhte Latenzaustausch durch Integritätsmetadaten können die Leistung jedoch erheblich beeinträchtigen, wenn sie nicht sorgfältig in das Speichersystem integriert werden. Bestehende Arbeiten konzentrieren sich hauptsächlich auf spezielle Konstruktionen, Integritätsbaumlayouts und Caching von Metadaten, während Scheduling von Speicherkontrollern weitgehend als unwissend bezüglich der Struktur und der Zugriffsmuster von Integritätsbaumoperationen behandelt wird, wodurch Leistungspotenziale ungenutzt bleiben.In dieser Arbeit konstruieren wir zunächst ein realistisches Basissystem, abgekürzt als AIM, indem wir AES-basierte, vollständige Speicherverschlüsselung und Intel SGX-style Counter Trees in den gem5-Simulator mit einem DRAMsim3-basierten Speichermodell integrieren. Anschließend führen wir ein Schema für Integrity-Tree-Aware Memory Scheduling ein, das auf einem Integrity Tree Request Buffer (IntTRB), Left-Merge-Defrag (LMD) zur Eliminierung redundanten Datenverkehrs und Similarity-based Scheduling (SBS) zur Ausnutzung von Lokalität bei Integritätsmetadaten basiert. Dieses Design optimiert Integritätsbaumoperationen, mit dem Ziel, Verzögerungen durch redundanten Datenverkehr und Unverfügbarkeit von kryptographischen Einheiten zu reduzieren, ohne die ursprünglichen Sicherheitsgarantien zu verwerfen.Experimentelle Auswertungen unter Verwendung der SPEC CPU 2017 Benchmarks zeigen, dass die naive AIM-Konfiguration im Vergleich zu einer ungesicherten Baseline, Verlangsamungen um bis zu einer Größenordnung verursachen kann. Mit den vorgeschlagenen Optimierungen wird der Leistungsverlust auf etwa eine zweifache Verlangsamung reduziert, während die DRAM-Row-Buffer-Lokalität und die effektive Bandbreite für das Speichersicherheitssystem verbessert werden. Neben der Quantifizierung dieser Gewinne demonstriert die Arbeit auch eine schnelle Methodik für Design Space Exploration bezogen auf sichere Speicherarchitekturen durch Cycle-Accurate Simulationen.

Secure processors are increasingly deployed to protect sensitive workloads against a wide range of attacks, including physical attacks on external memory, making high-performance memory encryption and integrity verification a key requirement. State-of-the-art schemes combine AES-based full memory encryption with integrity trees, such as Intel SGX-style counter trees, but the additional cryptographic latency and integrity metadata traffic can severely degrade performance if not carefully integrated with the memory system. Existing work primarily focuses on special tree constructions, integrity tree layouts, and metadata caching, while largely treating memory-controller scheduling as unaware of the structure and access patterns of integrity tree requests, leaving performance potential untapped.In this thesis, we first construct a realistic baseline system, abbreviated as AIM, by integrating AES-based full memory encryption and Intel SGX-style counter trees into the gem5 simulator with a DRAMsim3-based memory model. We then propose an Integrity- Tree-Aware Memory Scheduling scheme centered around an Integrity Tree Request Buffer (IntTRB), Left-Merge-Defrag (LMD) to eliminate redundant integrity tree node requests, and Similarity-based Scheduling (SBS) to exploit locality in integrity metadata accesses. This design optimizes integrity tree operations by reducing stalls caused by integrity tree traffic and cryptographic units while preserving the original security guarantees.Experimental evaluation using SPEC CPU 2017 benchmarks shows that the naive AIM configuration can introduce slowdowns of up to an order of magnitude compared to an unsecured baseline. With the proposed optimizations enabled, the overall performance degradation is reduced to around a two-fold slowdown, while improving DRAM row-buffer locality and effective bandwidth for the memory security system. Beyond quantifying these gains, the thesis also demonstrates a rapid design-space exploration methodology for secure memory architectures based on cycle-accurate simulation.