Title: Semiconductor devices and integrated circuits under short electrical stress
Language: English
Authors: Heer, Michael 
Qualification level: Doctoral
Keywords: Halbleiterbauelemente; elektronische Schaltkreise; elektrostatische Entladungen; transientes interferometrisches Abbildungsverfahren; latch-up
semiconductor devices; integrated circuits; electrostatic discharge; transient interferometric mapping; latch-up
Advisor: Pogany, Dionyz
Assisting Advisor: Bafleur, Marise 
Issue Date: 2012
Number of Pages: 195
Qualification level: Doctoral
Abstract: 
Die Fortschritte bei der Verkleinerung der internen Strukturen in modernen elektronischen Geräten und der einhergehenden Verringerung der Betriebsspannungen von integrierten Schaltkreisen haben zu einer Erhöhung der internen Belastungen während elektrostatischer Entladungen (ESD) geführt. Deshalb müssen Schutzstrukturen, welche die auftretendenÜberspannungen während ESD auf unkritische Werte begrenzen, ständig verbessert werden, um die zuverlässige Funktion von integrierten Schaltkreisen und elektronischen Systemen zu garantieren. Ebenso stellt die Vermeidung von Latch-up - eine Bezeichnung für unkontrollierbaren Stromfluss in der Stromversorgung - eine fortwährende Herausforderung für integrierte Schaltkreise dar. Mit jedem Verkleinerungsschritt werden die Abstände der internen Strukturen kleiner und deshalb steigt die Latch-up-Empfindlichkeit an. Trotz heutiger Simulationsmöglichkeiten ist in vielen Fällen eine experimentelle Untersuchung des internen Bauteilverhaltens unerlässlich. Dies ermöglicht ein besseres Verständnis des eingetretenen Verhaltens und erlaubt darüber hinaus eine Anpassungen der Simulationsmodelle. Das transiente interferometrische Abbildungsverfahren (TIM), welches am Institut für Festkörperelektronik an der TU-Wien entwickelt wurde, erlaubt den experimentellen in-situ Zugriff von der Bauteilrückseite auf die interne freie Ladungsträger- und Temperaturverteilung in Halbleiterbauelementen. Mit diesem Verfahren konnten die gleichförmige Aktivierung sowie die Skalierungseigenschaften von einzel- und multifinger ESD-Schutzstrukturen untersucht werden. Entdeckte Puls-zu-Puls Instabilitäten in der Bauteilspannung und die Stromdichteverteilung innerhalb der Transistorfinger konnten detailliert von kleinen Strömen bis über die Belastungsgrenze hinaus analysiert werden. Die Ursache der auftretenden Stufen in den Strom-Spannungskurven konnten Instabilitäten im Aktivierungsmuster zugeordnet und mit Simulationen verifiziert werden. Im Rahmen dieser Arbeit wurden die Messeinrichtungen unter anderem um die Möglichkeit von transienten Latch-up-Tests erweitert, um den Stromfluss im Substratmaterial als Ursache für externes transientes Latch-up eingehend untersuchen zu können. Für unterschiedliche Anordnungen und Ladungsträgerpolaritäten wurde die freie Ladungsträgerkonzentration analysiert und mit Simulationen ergänzt.
Gebiete mit latch-up-kritischer freier Ladungsträgerkonzentration konnten lokalisiert, Optimierungsvorschläge erarbeitet und ein Fallbeispiel eines transienten Latch-up-Problems in einem kommerziellen Stromregelungsbaustein eingebracht werden. Die dargestellten Experimente erklärten den dynamischen Latch-up-Mechanismus und die höhere Latch-up-Empfindlichkeit für kurze Pulse. Abschließend wurden inhomogenitäten in der Temperaturverteilung in einem geöffneten H-Brücken-Treiberbaustein während seines Betriebs in einem Beispielschaltkreis aufgedeckt. Es wurde festgestellt, dass die Ausgangstransistoren von der eingebauten Temperaturschutzschaltung nicht ausreichend geschützt wurden.

Ongoing progress in down-scaling internal features in modern electronic devices and the corresponding lowering of operating voltages in integrated circuits have led to an increase in internal stress during electrostatic discharge (ESD) events. Thus, protective structures which clamp transient voltages during ESD to safe levels need to be continuously improved to guarantee reliable function of integrated circuits and electronic systems. Furthermore, prevention of latch-up - a synonym for an uncontrollable current flow in the power supply - is a continuing challenge for bulk silicon integrated circuits. The distances of the internal structures decrease with down-scaling, and consequently the sensitivity to latch-up increases. Even with state-of-the-art possibilities for device simulation, an experimental investigation of the internal behavior of semiconductor devices is inevitable in many cases. The experimental results allow a better understanding of the occurring device behavior and adjustments to the simulation models. The transient interferometric mapping (TIM) method, which was developed at the Institute of Solid State Electronics at the Vienna University of Technology, provides in-situ experimental access to the internal excess charge carrier and temperature distribution from the backside of semiconductor devices. Based on this method, the triggering uniformity as well as the scaling behavior could be investigated in single and multi-finger ESD protection devices. The observed pulse-to-pulse instabilities in device voltage and the current distribution within the fingers of the transistors were analyzed in detail, from low currents up to the destruction level. The origin of observed steps in the pulsed current-voltage (I-V) characteristics could be related to instabilities in the triggering pattern. This finding was verified by device simulations. Additionally, the TIM setups were adapted and enhanced with a facility for transient latch-up (TLU) testing to perform intensive analysis of substrate current flow acting as a trigger for possible external transient latch-up. The transient excess carrier concentration was studied for various layout configurations and injection carrier types and the results were complemented with device simulations. Regions with latch-up critical excess carrier concentration were identified and hints for layout optimizations were prepared. A case study of a transient induced latch-up problem in a commercial power control device was presented. The experiments revealed the dynamic latch-up triggering mechanism and the higher latch-up sensitivity for short pulses. Finally, hot spots in an opened H-bridge driver IC were uncovered in-situ during full operation in an application board. It was found, that the output transistors were not sufficiently protected by the built-in thermal shutdown circuit.
URI: https://resolver.obvsg.at/urn:nbn:at:at-ubtuw:1-57979
http://hdl.handle.net/20.500.12708/9713
Library ID: AC07812428
Organisation: E362 - Institut für Festkörperelektronik 
Publication Type: Thesis
Hochschulschrift
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