Smart SoC testing and remote configuration facilitated by the use of IJTAG complemented with on-chip microprocessor access

Abstract

The ever-increasing number of embedded elements in modern SoCs is a major driver for growing design complexity. This affects not only the digital design and verification processes but also End of Line testing of manufactured ICs whose fraction of overall production cost is becoming more significant. Making Design For Test features accessible to the CPU can augment End of Line testing by increasing parallelism and reducing test time. Moreover, reusing scan chains in this way can provide valuable Built-In Self-Test, analog trimming and analog configuration mechanisms in the field with little to no additional hardware overhead. This thesis presents a hardware and firmware generator framework that is capable of generating a modular on-chip testing infrastructure based on the established JTAG and IJTAG standards. By providing a single source specification to the generators, a system-specific Reconfigurable Scan Network implementation is compiled from independent and reusable subnetwork definitions. A specially designed peripheral that manages traffic between the CPU and Reconfigurable Scan Network enables the provision of software-based self-testing, self-trimming and analog configuration. The generation of custom drivers from high-level scan operation descriptions close to the standardized Procedural Description Language further supports the development of the respective software. In doing so, the proposed flow does not only foster reuse of Intellectual Properties and Embedded Instruments but also reuse of test- and trim-related software routines. In the end, integration of a particular design in a RISC-V-based SoC is presented. The development of a comparator-based self-trim application is demonstrated to underline the flexibility, modularity and productivity that the proposed flow offers.

Die ständige Zunahme an integrierten Komponenten in modernen SoCs sorgt für einen enormen Anstieg der Komplexität. Dies wirkt sich nicht nur auf die digitalen Design- und Verifikationsprozesse aus, sondern auch auf die End of Line Tests der fabrizierten ICs deren Anteil an den Produktionskosten immer signifikanter wird. Gängige Design For Test Praktiken können unter Zuhilfenahme der CPU genutzt werden um den Parallelismus von End of Line Tests zu erhöhen und die Testzeit zu verkürzen. Diese Methode ermöglicht auch die Wiederverwendung von Scanketten wodurch mit minimalem Mehraufwand Selbsttests sowie das Trimmen und die Konfiguration von analogen Bauteilen zur Laufzeit genutzt werden kann. Die vorliegende Arbeit präsentiert ein Framework aus Hardwareund Softwaregeneratoren welches in der Lage ist eine modulare on-chip Testinfrastruktur auf der Basis der etablierten JTAG und IJTAG Standards zu generieren. Aus einer Spezifikation kann mittels der Generatoren ein systemspezifisches Reconfigurable Scan Network aus unabhängigen und wiederverwendebaren Subnetzwerkdefinitionen zusammengestellt werden. Durch ein eigens entwickeltes Modul welches Datenverkehr zwischen der CPU und dem Reconfigurable Scan Network ermöglicht können softwarebasierte Selbsttest-, Selbsttrim- und Konfigurationsabläufe zur Verfügung gestellt werden. Die Generierung von spezifischen Treiber aus high-level Definitionen von Scanoperationen nahe der standardisierten Procedural Description Language unterstützt die Entwicklung der entsprechenden Software. Dadurch fördert der beschriebene Ablauf nicht nur die Wiederverwendung von Intellectual Properties und Embedded Instruments sondern auch die Wiederverwendung der relevanten Software Routinen. Schlussendlich wird die Integration eines entsprechenden Designs in einen RISC-V-basierten SoC präsentiert. Die Entwicklung einer Komparator-basierten Selbsttrim-Applikation zeigt die Flexibilität, Modularität und Produktivitätssteigerung des vorgestellten Frameworks auf.