Investigation of the impact of oxide and interface defects on the performance of 4H-SiC MOSFETs

Abstract

Die Zuverlässigkeit von Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs)stellt einen zentralen Aspekt für die Robustheit und Langzeitstabilität in Applikationen dar. Insbesondere 4H-Siliziumkarbid (4H-SiC)-MOSFETs ersetzen zunehmend konventionelle Silizium-(Si)-Leistungshalbleiter, da sie in der Lage sind, unter höheren Temperaturen, mit höheren Leistungsdichten, höheren Schaltfrequenzen, kleineren Abmessungen sowie bei erhöhten Betriebsspannungen gegenüber Si-basierten MOSFETs zu arbeiten. Trotz etablierter Fertigungsprozesse konzentriert sich ein erheblicher Teil der aktuellen Forschung weiterhin auf die Zuverlässigkeit dieser Bauelemente, insbesondere im Hinblick auf die SiC/SiO2-Grenzfläche und die Qualität der Gate-Oxide. Die Ursache hierfür liegt in der signifikant höheren Defektdichte im Vergleich zur etablierten Si/SiO2-Grenzfläche, welche aus elektrischen Messungen an SiC Transistoren hervorgeht. Konventionelle planare MOSFET-Strukturen weisen diesbezüglich Nachteile auf und bleiben hinsichtlich ihrer Leistungsfähigkeit hinter den neuesten kommerziell verfügbaren 4H-SiC-Leistungs-MOSFETs zurück. Ein innovativer Ansatz für zukünftige Generationen von 4H-SiC-MOSFETs stellt die Implementierung von Grabenstrukturen (Trench-Technologien) dar, welche durcheine erhöhte Kanalflächendichte eine Reduktion des Einschaltwiderstands ermöglichen. Diese Vorteile ergeben sich maßgeblich aus den besonderen Eigenschaften der Grenzfläche. Die Unterschiede zwischen planaren und trenchbasierten 4H-SiC-MOSFETs manifestieren sich deutlich in der beobachteten Hysteresebreite sowohl in den Id-Vgsals auch den C-V -Kennlinien sowie in der Ausprägung der Bias Temperature Instability(BTI) und der Gate Switching Instability (GSI). Diese Phänomene sind das Resultat unterschiedlicher Systeme und Dynamiken des Ladungsfangs an Defekten im Transistor, die durch die angelegte Vorspannung, die Umgebungstemperatur, die Schwingungsdauer und die Anregungsfrequenz beeinflusst werden. Auch wenn in den letzten Jahren erhebliche Fortschritte erzielt wurden – insbesondere durch Nachoxidationsprozesse unter unterschiedlichen Gasatmosphären, die Grenzflächeneigenschaftenverbessern, die Kanalträgermobilität erhöhen, die Schwellenspannung stabilisieren und die Hysteresebreite reduzieren – sind die genauen physikalischen Eigenschaften der beteiligten Defekte weiterhin Gegenstand intensiver Forschungsarbeiten. Dies gilt insbesondere im Kontext der strukturellen und prozesstechnologischen Unterschiede zwischen planaren und trench-basierten Bauelementarchitekturen so wieder Verwendung unterschiedlicher Gasrezepte zur Grenzflächenpassivierung. Die Defekte, welche sich an der SiC/SiO2-Grenzfläche befinden, lassen sich in akzeptor- und donatorartige Zustände unterteilen, die entsprechend ihrer Ladungsdynamik als "schnell" bzw. "langsam" klassifiziert werden. Diese Zustände können komplexe, kumulative Instabilitätseffekte hervorrufen. Die fundamentalen Ladungstransferprozesse bei "langsamen" Trap-Centers können dabei durch das nicht-strahlende Multiphononenmodell (Non-Radiative Multi-Phonon, NMP) beschrieben werden. Zur Modellierung des Verhaltens der "schnellen" Trap wurde im Rahmen dieser Arbeit ein physikalisch fundierter Modellierungsansatz auf Basis der Shockley-Read-Hall-(SRH)Theorie herangezogen. Mittels Computers Simulationen in Kombination mit experimentellen Messergebnissen wurde ein möglicher Kandidat für eine Defekklasse identifiziert, die für die, bei erhöhten Temperaturen beobachtete, anomale Verbreiterung der Hysteresekennlinienverantwortlich sein könnten. Es ist davon auszugehen, dass nicht ausschließlich mobile Ionen, sondern insbesondere amphotere Pb- bzw. PbC-Zentren mit variierenden NMP-Parametern diese Effekte verursachen könnten. Abschließend wurden die Hysteresebreiten in einem weiten Temperaturbereich sowohl für die Id− Vgs als auch die C − V Kennlinien systematisch untersucht. Dazu wurden BTI Phänomene und die Subthreshold-Spannungsneigung für laterale MOSFET Strukturen analysiert. Ergänzend zu der Untersuchung wurden die Hysteresebreiten der Id − Vgs Kurven und die Kennlinienverläufe der C − V -Messungen bei Trechn-Bauelementen simulativ erfasst. Die Auswertung offenbarte ein charakteristisches Trap-System, das sich durch spezifische Parameter beschreiben lässt, und welches die experimentell ermittelten Messergebnisse gut widerspiegelt. Die gewonnenen Ergebnisse unterstützen zukünftige Arbeiten dabei Simulationsmodelle noch besser zu kalibrieren und so das Verhalten der SiC Transistoren noch besser beschreiben zu können.

The reliability of metal oxide semiconductor field effect transistors (MOSFETs) is a key factor in ensuring robustness and long-term stability in applications. In particular, 4H silicon carbide (4H-SiC) MOSFETs are increasingly replacing conventional silicon (Si) power semiconductors because they are capable of operating at higher temperatures, with higher power densities, higher switching frequencies, smaller dimensions, and at higher operating voltages than Si-based MOSFETs. Despite established manufacturing processes, a significant portion of current research continues to focus on the reliability of these devices, particularly with regard to the SiC/SiO2 interface and the quality of the gate oxides. The reason for this is the significantly higher defect density compared to the established Si/SiO2 interface, which is evident from electrical measurements on SiC transistors. Conventional planar MOSFET structures have disadvantages in this respect and lag behind the latest commercially available 4H-SiC power MOSFETs in terms of performance. An innovative approach for future generations of 4H-SiC MOSFETs is the implementation of trench structures (trench technologies), which enable a reduction in on-resistance due to increased channel area density. These advantages result primarily from the special properties of the interface. The differences between planar and trench-based 4H-SiC MOSFETs are clearly evident in the observed hysteresis width in both the Id-Vgs and C-V characteristics, as well as in the severity of bias temperature instability (BTI) and gate switching instability (GSI). These phenomena are the result of different systems and dynamics of charge trapping at defects in the transistor, which are influenced by the applied bias voltage, the ambient temperature, the oscillation period, and the excitation frequency. Even though considerable progress has been made in recent years—in particular through post-oxidation processes under different gas atmospheres that improve interface properties, increase channel carrier mobility, stabilize the threshold voltage, and reduce the hysteresis width—the exact physical properties of the defects involved continue to be the subject of intensive research. This applies in particular in the context of the structural and process technology differences between planar and trench-based device architectures, as well as the use of different gas recipes for interface passivation. The defects located at the SiC/SiO2 interface can be divided into acceptor- and donor-like states, which are classified as “fast” or “slow” according to their charge dynamics. These states can cause complex, cumulative instability effects. The fundamental charge transfer processes at “slow” trap centers can be described by the non-radiative multi-phonon (NMP) model. To model the behavior of the “fast” trap, a physically based modeling approach based on Shockley-Read-Hall (SRH) theory was used in this work. Using computer simulations in combination with experimental measurement results, a possible candidate for a defect class was identified that could be responsible for the anomalous broadening of the hysteresis curves observed at elevated temperatures. It can be assumed that these effects could be caused not only by mobile ions, but also in particular by amphoteric Pb or PbC centers with varying NMP parameters. Finally, the hysteresis widths were systematically investigated over a wide temperature range for both the Id− Vgs and C − V characteristic curves. To this end, BTI phenomena and the subthreshold voltage slope for lateral MOSFET structures were analyzed. In addition to the investigation, the hysteresis widths of the Id−Vgs curves and the characteristic curves of the C−V measurements for Trechn devices were recorded in simulations. The evaluation revealed a characteristic trap system that can be described by specific parameters and which accurately reflects the experimentally determined measurement results. The results obtained support future work in calibrating simulation models even better and thus being able to describe the behavior of SiC transistors even better.